Parasitäre Layouteinflüsse, die in integrierten Schaltungen (ICs) Leitungs- und Substratverkopplungen entsprechen, sind die Ursache dafür, dass bei einem definierten Schaltungsdesign die HF-Störfestigkeit einer Schaltung bei verschiedenen Layoutvarianten sehr stark variieren kann. Der Einfluss des Layouts wird in der vorliegenden Arbeit an grundlegenden analogen Schaltungen untersucht, die in Technologien mit Sperrschichtisolation und in einer Technologie mit partieller dielektrischer Isolation entwickelt werden. Anhand von identischen Schaltungsdesigns wird die HF-Störfestigkeit unterschiedlicher Layoutvarianten systematisch analysiert. Die Veränderungen im Layout betreffen die Anordnung der Komponenten, deren Verdrahtung und das Platzieren von Schutzstrukturen. Aus den Untersuchungsergebnissen geht hervor, dass die Einflussgrößen auf die Störfestigkeit von Schaltungen, die durch Layoutparasiten verursacht werden, bestimmbar und skalierbar sind. Sie können mit analytischen Modellen präzise beschrieben werden. Es werden effektive Techniken vorgestellt, welche parasitäre Leitungs- und HF-Substratverkopplungen durch gezielte Modifikationen im Layout minimieren und dadurch eine deutliche Erhöhung der HF-Störfestigkeit integrierter Schaltungen bewirken. Die dargestellten Ergebnisse und Methoden beschreiben grundlegende Effekte und Mechanismen in integrierten Schaltungen. Sie beruhen auf dem Design, dem Layout, der HF-Klein- und Großsignalcharakterisierung und der Modellierung und Auswertung von mehr als 200 anlogen Schaltungen und Varianten. Eine Anwendung der erarbeiteten Techniken in die Konzeption von integrierten Schaltungen führt zu einer zielgerichteten Entwicklung und einer signifikanten Verbesserung der EMV-Performance von ICs.
